IT之家 2 月 3 日消息，英偉達(dá)首席執(zhí)行官黃仁勛近年來(lái)多次在公開(kāi)場(chǎng)合表示，“摩爾定律已死”。雖然英特爾和 AMD 高管持不同觀點(diǎn)，但谷歌近日公布的一份報(bào)告，再次佐證了黃仁勛的觀點(diǎn)。
摩爾定律是英特爾創(chuàng)始人之一戈登·摩爾的經(jīng)驗(yàn)之談，其核心內(nèi)容為：集成電路上可以容納的晶體管數(shù)目在大約每經(jīng)過(guò) 18 個(gè)月到 24 個(gè)月便會(huì)增加一倍。換言之，處理器的性能大約每?jī)赡攴槐叮?strong>同時(shí)價(jià)格下降為之前的一半。
1億柵極晶體管自 2014年28nm以來(lái)成本陷入停滯，并未下降
三維半導(dǎo)體集成公司 MonolithIC 3D 的首席執(zhí)行官 Zvi Or-Bach 早在 2014 年就提交了一份分析報(bào)告，顯示每晶體管成本在 28 納米時(shí)已停止下降。
谷歌的 Milind Shah 在 IEDM 2023 的短期課程（SC1.6）中驗(yàn)證了這一說(shuō)法。他指出，自臺(tái)積電 2012 年量產(chǎn) 28 納米平面工藝技術(shù)以來(lái)，1 億個(gè)柵極（gate）單位晶體管成本實(shí)際上有所增加，并沒(méi)有變得便宜。
上圖表明 1 億柵極晶體管成本并未下降
谷歌研究結(jié)果表明：“晶體管成本的增長(zhǎng)（0.7 倍）在 28 納米時(shí)停滯不前，并且在各代之間保持持平。”
業(yè)界對(duì)新節(jié)點(diǎn)的單位晶體管成本收益遞減的擔(dān)憂由來(lái)已久。在 7 納米、5 納米和 3 納米不斷演進(jìn)過(guò)程中，芯片制造工藝技術(shù)需要更復(fù)雜的晶圓廠工具，這些工具的成本高達(dá)數(shù)億美元（ASML Twinscan NXE 光刻機(jī)的成本為 2 億美元），讓前沿晶圓廠的成本達(dá)到 200 億至 300 億美元的水平。
不過(guò)，雖然芯片制造在過(guò)去幾年中變得越來(lái)越復(fù)雜和昂貴，但我們還是應(yīng)該從更大的角度來(lái)看待這個(gè)問(wèn)題。
事實(shí)上，根據(jù)谷歌公司的 Milind Shah 在行業(yè)展會(huì) IEDM 上展示的圖表，以 28 納米為標(biāo)準(zhǔn)的 1 億個(gè)晶體管的成本實(shí)際上是持平的，甚至還在增加。
是什么推動(dòng)工藝演進(jìn)？
盡管成本縮減停滯不前，但為什么業(yè)界仍在推動(dòng)晶體管不斷縮小，目標(biāo)是達(dá)到令人難以置信的 1 納米節(jié)點(diǎn)？答案在于系統(tǒng)級(jí)效益（system-level benefits）。英偉達(dá)（NVIDIA）公司首席科學(xué)家比爾-達(dá)利（Bill Dally）繪制的這張圖表就說(shuō)明了這一點(diǎn)。
圖源：Bill Dally，伯克利 EECS，2022 年 11 月 30 日
這反過(guò)來(lái)又推動(dòng)了 CPU 和 GPU 等領(lǐng)先計(jì)算設(shè)備達(dá)到或超過(guò)微粒尺寸的趨勢(shì)。追求更小的節(jié)點(diǎn)，可以讓芯片上的元件集成得更緊密，從而進(jìn)一步提高性能和效率。
下圖為Die（裸晶 / 裸片）尺寸趨勢(shì)：
圖源：AMD
遺憾的是，邏輯和存儲(chǔ)器（DRAM、NAND）的制造工藝截然不同。因此，它們?cè)诓煌木A上生產(chǎn)，無(wú)法通過(guò)微縮（scaling）實(shí)現(xiàn)集成。更糟糕的是，SRAM 位元格（Bit Cell）的微縮在 5 納米節(jié)點(diǎn)時(shí)就已經(jīng)停止了。
圖源：WikiChip
AMD 和臺(tái)積電似乎都了解這些趨勢(shì)，并在過(guò)去幾年中調(diào)整了混合鍵合（Hybrid Bonding）技術(shù)，以進(jìn)一步提升計(jì)算性能。
圖源：Lisa Su 博士
圖源：臺(tái)積電
芯粒（Chiplet）方案受追捧
芯粒英文是 Chiplet，是指預(yù)先制造好、具有特定功能、可組合集成的 Die 。
廠商為了優(yōu)化成本和性能，將某些設(shè)計(jì)分解，即切成 chiplets，而不是使用前沿節(jié)點(diǎn)生產(chǎn)由單片硅制成的單片設(shè)計(jì)，更有吸引力。
客戶端領(lǐng)域
在客戶端計(jì)算領(lǐng)域，最典型的分解設(shè)計(jì)實(shí)例就是 AMD 的 Ryzen 臺(tái)式機(jī) CPU 和英特爾的 Meteor Lake 筆記本電腦 CPU，采用來(lái)自不同工廠的不同工藝制造。
數(shù)據(jù)中心領(lǐng)域
在數(shù)據(jù)中心領(lǐng)域，AMD 的 EPYC 數(shù)據(jù)中心 CPU 也是一個(gè)成功的例子。像 AMD 和英特爾這樣市值數(shù)十億美元的公司當(dāng)然可以仔細(xì)評(píng)估他們的設(shè)計(jì)方案，然后利用他們所掌握的最佳技術(shù)制造產(chǎn)品。
而對(duì)于規(guī)模較小的制造商來(lái)說(shuō)，事情可能就沒(méi)那么簡(jiǎn)單了。
多芯粒設(shè)計(jì)
首先，multi-chiplet 設(shè)計(jì)往往比單片（monolithic）設(shè)計(jì)更耗電，因此并不是移動(dòng)設(shè)備的最佳選擇。
multi-chiplet 設(shè)計(jì)一項(xiàng)艱巨的工程任務(wù)，雖然 MonolithIC 3D 等公司提供多芯片集成服務(wù)（最終使用先進(jìn)的封裝技術(shù)，如英特爾的 Foveros 或臺(tái)積電的 CoWoS），但服務(wù)成本并不便宜。
第三，先進(jìn)封裝技術(shù)成本高昂，而且即便有廠商愿意掏錢購(gòu)買，臺(tái)積電 CoWoS 封裝產(chǎn)能吃緊，顯然沒(méi)有余力滿足其要求。
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