臺積電上周五舉辦2024年北美技術論壇，會中揭示最新先進封裝及3D IC技術，除了推出系統(tǒng)級晶圓技術，將滿足超大規(guī)模資料中心未來對AI的需求，也預計2026年整合CoWoS封裝技術成為共同封裝光學元件，將光連結直接導入封裝中。
臺積電在論壇上宣布，該公司正研發(fā)CoWoS(基板上晶圓上封裝)先進封裝技術的下個版本，打算在2027推出12個HBM4E堆棧的120x120mm芯片，可讓系統(tǒng)級封裝增大兩倍以上，將達成120x120mm的超大封裝，功耗可達數(shù)千瓦。
根據(jù)采用的不同的硅中間層，臺積電把CoWoS封裝技術分為CoWoS-S、CoWoS-R及CoWoS-L三種類型，CoWoS能夠提高系統(tǒng)性能、降低功耗、縮小封裝尺寸，也為臺積電在后續(xù)的封裝技術保持領先奠定了基礎。
下個版本的CoWoS所創(chuàng)建的硅中間層，尺寸是光掩模是3.3倍，可封裝邏輯電路、8個HBM3或HBM3E內存堆疊、I /O和其他小芯片，最高可達到2831平方毫米，最大基板尺寸為80 80毫米。 據(jù)悉，超威Instinct MI300X 和英偉達的 B200 芯片均使用這項技術。
臺積電計劃在2026年投產(chǎn)下一代CoWoS-L，硅中間層尺寸可達到光掩模的5.5倍，可封裝邏輯電路、12個HBM3/HBM3E內存堆疊、I/O和其他芯粒，最高可達到4719平方毫米。 這樣的SiP需要更大的基板，但此類處理器將無法使用OAM(加速器模組)。
2027年，臺積電還打算在2027年繼續(xù)推進CoWoS，該技術將使硅中間層的尺寸達到光掩模的8倍以上，這將使小芯片的空間達到6864平方毫米。 該公司設想的設計發(fā)法之一有賴于四個系統(tǒng)級垂直堆疊芯片，與12個HBM4內存堆疊跟額外的I/O芯片配對，肯定會消耗大量的電力，需要非常復雜的冷卻技術。
CoWoS-L 封裝技術的有三大主要功能。 首先，在硅中間層中加入主動組件LCSI，提升芯片設計及封裝彈性，可以堆疊多達12顆HBM3.成本比CoWoS-S還低，LSI芯片可在每個產(chǎn)品中具有多種連接架構，也可以重復用于多個產(chǎn)品，其次可在高速傳輸中減少信號損失或失真，最后則是能在SoC芯片下方整合其他零件如集成被動元件IPD。
CoWoS 是一種半導體的先進封裝技術，可以拆成 CoW 和 WoS，前者指的是芯片堆疊、WoS 則是將芯片堆疊在基板上，可提高芯片間的數(shù)據(jù)傳輸速度。
透過先進封裝技術的進步，半導體芯片制造商有望持續(xù)提升芯片效能，繞過3納米制程逐漸遇到物理極限瓶頸的問題。
臺積電總裁魏哲家日前曾表示，CoWoS需求非常、非常強勁，該公司將在2024年擴充超過兩倍的CoWoS產(chǎn)能，但即便如此仍無法滿足AI客戶的半導體需求。
